引言
随着相位测量技术广泛应用于国防、科研、生产等各个领域，对相位测量的要求也
逐步向高精度、高智能化方向发展，在低频范围内，相位测量在电力、机械等部门有着
尤其重要的意义，对于低频相位的测量，用传统的模拟指针式仪表显然不能够满足所需
的精度要求，随着电子技术以及微机技术的发展，数字式仪表因其高精度的测量分辨率
以及高度的智能化、直观化的特点得到越来越广泛的应用。基于这些要求， 本设计采
用了功能强大的可编程逻辑器件(FPGA)为主要的硬件载体, 使用HDL 语言完成主要的逻
辑控制和数字处理, 因所有的控制和数字处理都在FPGA 内部完成. 成本低, 工作可靠, 外
围电路简单.
1 设计所须设计软件简介
1.1 Mathlab 7.1
MATLAB 是矩阵实验室（Matrix Laboratory ），最初主要用于方便矩阵的存取，其基
本元素是无需定义维数的矩阵。经过十几年的完善和扩充，现在已发展成为线性代数课
程的标准工具，也成为其它许多领域课程的使用工具。在工业环境中，MATLAB 可用来解
决实际的工程和数学问题，其典型应用有：通用的数值计算，算法设计，各种学科如自
动控制、数字信号处理、统计信号处理等领域的专门问题求解。
MATLAB 是MathWorks 公司推出的一套高性能的数值计算和可视化软件，经过多年大
量的、坚持不懈的改进，现在MATLA 已经更新至5.x 版，其中，4.x 在Windows 操作系
统下工作，5.x 在Windows95操作系统下工作。MATLAB 集数值分析、矩阵运算、信号处
理和图形显示于一体，构成了一个方便的、界面友好的用户环境。在这个环境下，对所
要求解的问题，用户只需简单地列出数学表达式、其结果便以人们十分熟悉的数值或图
形方式显示出来。
MATLAB 语言易学易用，不要求用户有高深的数学和程序语言知识，不需要用户深刻
了解算法及编程技巧。MATLAB 既是一种编程环境，又是一种程序设计语言。这种语言与
C 、FORTRAN 等语言一样，有其内定的规则，但MATLAB 的规则更接近数学表示。使用更
为简便，可使用户大大节约设计时间，提高设计质量。
本设计中, 主要是使用其dspbuilder 产生正弦波的波形文件.
1.2 Quartus II 7.2
Quartus II design 高级和复杂的，用于system-on-a-programmable-chip (SOPC)
的设计环境。 QuartusII design 提供完善的 timing closure 和 LogicLock 基于块
的设计流程。QuartusII design是唯一一个包括以timing closure 和 基于块的设计
流为基本特征的programmable logic device (PLD)的软件。 Quartus II 设计软件改
进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA 与
mask-programmed devices开发的统一工作流程。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直
观易用的接口，越来越受到数字系统设计者的欢迎。
Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA 和固定功能
HardCopy 器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix
FPGA 进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系
统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应
地进行最大吞吐量设计。
Altera 的Quartus II可编程逻辑软件属于第四代PLD 开发平台。该平台支持一个
工作组环境下的设计要求，其中包括支持基于Internet 的协作设计。Quartus 平台与
Cadence 、ExemplarLogic 、 MentorGraphics、Synopsys 和Synplicity 等EDA 供应商的
开发工具相兼容。改进了软件的LogicLock 模块设计功能，增添 了FastFit 编译选项，
推进了网络编辑性能，而且提升了调试能力
本设计中, Quartus是主要的程序设计工具, 在这强大的平台上完成程序入, 仿
真, 综合和下载.
1.3 Multisim 9
Multisim 是加拿大图像交互技术公司（Interactive Image Technoligics 简称IIT
公司) 推出的以Windows 为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能
力。
工程师们可以使用Multisim 交互式地搭建电路原理图，并对电路行为进行仿真。
Multisim 提炼了SPICE 仿真的复杂内容，这样工程师无需懂得深入的SPICE 技术就可以
很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim
和虚拟仪器技术，PCB 设计工程师和电子学教育工作者可以完成从理论到原理图捕获与
仿真再到原型设计和测试这样一个完整的综合设计流程。
本设计中, 主要是用来仿真外围的模拟电路, ,减少硬件设计差错, 加速设计进度
2 系统设计参数和系统模块划分
2.1 设计的技术主要指标
1．频率范围：20Hz ～20kHz 。
2．相位测量仪的输入阻抗≥100k Ω。
3．允许两路输入正弦信号峰-峰值可分别在 1V～5V 范围内变化。
4．相位测量绝对误差≤2°。
5．具有频率测量及数字显示功能。
6．相位差数字显示：相位读数为 0o ~359.9o ，分辨力为 0.1.
2.2 系统模块划分
系统总共分成三大模块(f_p_top包含了两个模块, 频率测量模块和相位测量模块),
分别是DDS 模块, 频率测量模块和相位差测量模块. 由于每个模块为独立的模块都能独立
地完成各自的电路功能，所以设计和测试都较为方便, 可移植性强. 各模块的功能如下：
DDS模块的功能:它在时钟的控制上，在用户输入的频率之师的控制之下, 通过查找
表方式，产生两列, 幅度为20到20kHz 的正弦信号, 并且相位连续可调, 范围0～360度,
最小部件为0.1度,
频率测量模块的功能:它在时钟控制下, 能够正确的检查出频率范围从10到99kHz
的输入信号的频率, 并且每0.2秒刷新一次.
相位差测量模块的功能:它在时钟的控制下, 能够正确的检查出量列输入信号之间
的相位差, 工作范围20～20kHz. 最小分辨率为0.1度.
系统顶层的RTL 框图如下:
图3-1 系统顶层的RTL 框图
3 方案论证与设计
3.1 相位测量方案
3.1.1相位测量方案选择
方案一：将被测的两路正弦波信号经比较器整形成方波信号，利用异或门电路进行
鉴相处理，将得到的脉冲序列经过RC 平滑滤波取出其直流分量，该直流电平的幅值与
两路信号的相位差成正比，将此信号送入A/D转换器由单片机进行运算处理从而计算出
相位差值。
方案二：采用脉冲填充计数法，将正弦波信号整成方波信号，其前后沿分别对应于
正弦波的正相过零点与负相过零点，对两路方波信号进行异或操作之后输出脉冲序列的
脉宽可以反映两列信号的相位差，以输入信号所整成的方波信号作为基频，由可编程逻
辑器件对获取的计数值进行处理得到两路信号的相位差。
3.1.2 相位差测量模块实现
模块包括了提取相位差提取模块, 相位计数模块, 时钟分频模块, 相位差处理模块差
模块组成.
实现框图下:
图3-2 相位差测量模块RTL 框图
3.1.2 相位差提取模块设计
该模块由于时序要求比较苛刻:所以是使用原理图输入法进行设计, 原理图如下:
图3-3 相位差提取模块RTL 框图
输入两路同频率的正弦波信号，其波形表达式分别为：
v 1=V m 1sin(ωt +ϕ1) (3-1)
v 2=V m 2sin(ωt +ϕ2) (3-2)
其中v 1、v 2为电压瞬时值，V m 1、V m 2为电压的幅值，ω为角频率，ϕ1、ϕ2为初始相
角，当两路信号的频率相同时，相角差θ＝ϕ1－ϕ2是一个与时间无关的常数
此两路正弦波信号经过放大整形成两路占空比为50%的正方波信号f1、f2，经过异
图3-4 相位差提取模块仿真波形图
或门输出一个脉冲序列SING_S，与晶振产生的基准脉冲波SING_T进行与操作得到
调制后的波形Q ，在一定的时间范围内对B 、C 中脉冲的个数进行
计数得N C 、N b ，则其相位差计算公式为:
N C 360ο
θ
＝N b 2(3-3)
当SING_S的上升来临时, 输入高电平, 一直维持到SING_T的上升沿来临. 这样就把
两列信号的相位差提取出来.
3.1.3 相位测量计数模块的设计
设计程序见附录1
相位测量计数器的RTL 框图如下:
图3-5 相位测量计数器的RTL 框图
其中包括了一个累加器, 两个数据选择器, 和五个寄存器, 其工作原理如下:
当信号输入端(SING)为高电平时, 内部计数器对时钟(CLK_S)进行计数, 当信号输入
端为低电平, 立即停止计数, 并把计数的结果送到输出口, 这样可以计算出输入高电平的
时间:
T x =T s ⨯N x (3-4)
仿真波形如下:
图3-6 相位测量计数器仿真波形
由上图可知, 设计满足要求.
3.1.4 相位差算术运算处理单元设计
由于本设计是使用高频时钟对基准时钟和相位差的脉宽进行计数, 处理得到相位差,
在前的相位计数中, 我们得知:
所以相位差为:
(3-6) T x=T s ⨯N x
(3-7) T =T ⨯N std s std
T x X p =T s td
N x =() ⨯360.0 N s td (3-8)
所以本模块只要进行以上的计算机就可以了. 设计RTL 框图如下:
图3-7 相位差算术运算处理单元RTL 框图
设计程序见附录1
最后的测试结果可以直接送到数码管动模块直接显示, 中间无需太多的数据运算,
节约了开销优化了系统的时序特性. 通过仿真, 设计完全满足要求.
仿真波形如下:
图3-8 相位差算术运算处理单仿真图形
由上图可知, 设计满足要求.
3.2 频率测量方案
3.2.1频率测量方案选择
方案一：用专用频率计模块来测量频率，如ICM7216芯片，其内部带放大整形电路，
可以直接输入正弦信号，外部振荡部分选用一块高精度晶振和两个低温度系数电容构成
10MHz 振荡电路，其转换开关具有0.01s ，0.1s ，1s ，10s 四种闸门时间，量程可以自动
切换，待计数过程结束时显示测频结果。
方案二：利用可编程计数器来实现频率的测量，将被测信号转换为方波信号输入可
编程逻辑器件内部，利用可编程逻辑器件内部的计数器进行计数, 阀门时间周期为0.2
秒, 高电平时计数, 低电平时更新数据. 由于方案二, 设计简洁, 易于实现, 本设计采用方
案二.
3.2.2 频率测量模块设计实现
频率测量有很多方法, 可分为两大类, 一类是单位时间内测量脉冲周期的方法:这种
方法的好处是能够用标准的基准单位时间对高频时钟进行脉冲测量, 此方法简单方便容
易实现. 但是由于使用了基准的单位时间, 所以测量脉冲时, 如果被测量的高频时钟的周
期比较接近基准时间的周期, 这种测量方法的精度会数数下降, 精度难以得以保障. 所以
这种方法只适合于测量高频时钟. 或者说这种方法只适合与基准时钟的被测试中大得多
的情况下, 第二类测量频率的方法是, 是使用高频时钟对被测信号的单个时钟周期进行
高频计数. 这种方法的好处是使用高频时钟对被测信号进行测量, 所以说对于低频被测
信号有较高的精度, 但设计较为复杂. 这个设计的最大缺陷是, 当被测信号频率较高时,
特别是被测信号接近于高频时钟的频率时. 精度无法得以保障. 所以它只是可以测量.
由于本设计中所测量的频率范围为20～20KMz. 所以被测信号属于低频信号. 本设计
就采用了第一种测量频率的方法. 寄达内时间内测量被测信号的周期的方法:设计程序
见附录2.
其中本模块的输入信号基准时钟信号CLK_0_2,周期为0.2秒,SING 被测信号,REST
为复位信号,F_10K到F_10为测量结果. 当输入的基准时钟信号为高时, 内部计数器进行
记数, 发生输入时钟无效时内部计数器进行清零, 并把计数的结果送到输出端口.
本设计的模块设计简单, 明了易于阅读和修改. 它的RTL 框图如下:
图3-9 频率测量模块RTL 框图
由此可见本设计满足设计要求, 而且所用的逻辑单元也较少, 因为使用了分级计数
的方法, 避开了诸多的数字运算的过程. 输出的数字可以送往数码管, 通过数码管驱动可
以把结果直接显示出来. 仿真图形如下:
图3-10 频率测量模块仿真波形
3.3 显示部分设计方案
3.3.1显示部分设计方案选择
方案一：采用八位共阴极LED 数码管进行显示，利用单片机串行口的移位寄存器工
作方式，外接MAX7219串行输入共阴极显示驱动器，每片可驱动8个LED 数码管。
方案二：采用点阵字符型LCD 液晶显示，可以显示数字与阿拉伯字母等字符，随着
半导体技术的发展，LCD 的液晶显示越来越广泛的应用于各种显示场合, 但成本高, 驱动
复杂。
比较这两种方案，数码管显示驱动简单, 设计中用到的要显示的数字少, 显示界面友
好, 综合考虑，选用LED 来实现显示功能.
图3-11 显示模块原理图
3.3.2 数码管驱动模块的实现
由于本设计采用了可编程逻辑器件内部的驱动模块进行驱动, 所以外围电路无
需别的驱动芯片, 只要接上一个保护电阻就可以直接接到可编程逻辑器件的I/O
口
上实现十分方便方便,
PCB 如下:
图3-12 显示模块PCB
3.4 输入信号整形模块设计方案
由于本设计中, 所用到的信号的幅度都比较大, 而且正弦波主要是由自身的波形发生
器产生的, 所以能保证一定的幅度, 所以不对信号进行放大, 而直接进行隔离, 和整形的
处理. Protel99se电路原理图设计如下:
图3-13 输入信号整形模块原理框图
PCB 如下:
图3-14 输入信号整形模块PCB 图
前级的射随器的作用是起到隔离和提高负载的作用, 因为使用了运算放大器, 所以
它的隔离效果很好, 输入阻抗也很高. 基本满足是设计的要求.
后面得过零比较器使用芯片lm399来实现, 由于该芯片性能较好, 能够较好地提取正
弦波的过零点, 所以使用过零点这种判断方法, 是因被正弦波再过零点的时候, 斜率具有
极大值, 所以及时量列正弦波幅度略有不同, 也不会对测量的结果造成太大的影响. 所以
芯片上输出口的上拉电阻主要是控制高低电平输出的大小, 因为可编程逻辑器件的内部
对高低电平的判断的信噪比要求并不是很高, 所以只要接上一个上拉电阻就可以的, 当
然本设计有一个不方便之处就是一双电源供电在电源设计上比较麻烦, 考虑到精度的要
求, 不使用双电源供电, 使用单电源供电.
3.5 DDS正弦波波形发生器设计
3.5.1 DDS正弦波波形发生器设计方案的总体设计
DDS(直接数字合成技术) 在波形应用中发生有较为广泛的应用, 它由以下优点:占用
资源较少何时现简单方便等特点. 的设计中应采用的较高高性能的可编程逻辑器件来实
现, 内部有较多的存单元门. 所以能够构建较大的DDS 查找表, 由于本设计所要求的精是
零点一度, 所以所用的查找表的大小为3,600个存储字, 每个字的长度为八位，由于本设
计要产生两个正弦波，所以使用两个查找表. 设计框图如下:
图3-15 DDS正弦波波形发生器原理框图
本DDS 设计中, 包括了, 两个相位累加计数器, 两个幅度查找表, 一个频率设置寄存器, 和
一个相位是预制寄存器, 还有三个同步寄存器.
3.5.2 相位累加器频率的设计
它是DDS 的设计的核心, 它在时钟中的控制之下, 进行相位累加, 输出的相位地址输
入到查找表中从而能读出波形幅度.
相位累加器的存储单元设计:
在本次设计中, 查找表的大小每3,600个, 所以是相位累加器的输出地址的倍数为
12位(212=4096)因为设计中只用到了3,600，所以相位累加器设置一个最大计数值
(3599).
在本设计中, 所要求产生频率为20～20KHz 的正弦波, 所以最高频率是最低频率的
1000倍, 所以用相位累加器的位10位(210=1021大于1000) 位作为相位累加器的预置位.
在本设计中, 的一尊查找表所需要输出的地址的倍数每12位, 频率是所需要的倍数
为10位, 所以相位累加器的倍数每20位.
相位累加器实现了RTL 框图如下:
图3-16 相位累加器实现了RTL 框图
从上图可以看到, 设计中使用了一个比较计, 一个加法器, 一个10位的相位预制寄存
器, 还有一个22位的计数寄存器. 设计明了简单, 便于实现, 因为使用的逻辑一较少.
而每
一级都插有了寄存器. 所以它的运行速度机会能达到200MHz 达到设计的要求. 占用系统
资源也较少工作可靠. 因为这些都在可编程逻辑内部来实现, 所以比起单片机来说, 它设
计简单方便几乎没有外接输出输入口, 电路设计的硬件实现简单方便易于升级修改. 成
本较低, 同时模块化方便检测, 便于移植. 程序的可读性和维护性更强.
3.5.3 正弦波查找表设计
由于正弦波波形较为复杂, 用Quartus II 内部的hex 文件的编辑器无法自动完成输
入, 而且节点数较多, 如果使用手功输入, 要花费大量的时间, 而且很难保证数据正确. 所
以本设计中, 采用了强大的数据处理能力MATLAB 7.1内嵌工具DSPBuilder 来自动生成
波形文件. 再把所生成的hex 文件大道工程中去, 来完成了正弦波查找表的初始化的设计.
由于要存储3,600个点．所以所需要的的地址数为12位(212=4096),存储深度为八位.
实现框图如下:
图3-17 正弦波查找表设计波形产生图
由于DSPBuilder 拥有强大的数据处理能力, 友好的操作界面, 在DSPBuilde 中仿真的
波形下:
图3-18 正弦波查找表设计仿真波形图
由于DSPBuilder 拥有强大的数据处理能力, 友好的操作界面, 使查找表初始文件的
产生, 变得简单, 易于操作和实现, 而且它拥有强大的可视化工具, 使产生的波形文件得
以直观化的验证. 确保数据准确无误.
正弦波查找表在可编程逻辑器件内部的实现:
在Quartus II 内部, 就内嵌的原理图输入方法, 使用原理图输入方法直观可靠, 不用
考虑代码风格, 直接使用可编程逻辑器件内部的片状的ROM, 使设计变得简单可靠, 不浪
费内部的逻辑单元, 使器件工作可靠, 设计成本降低. 并且, 时序得以优化, 功耗也有所降
低.
由仿真波形可知, 设计满足要求, 并且所出现的毛刺都小于一纳秒, 所以在设计当中,
编程逻辑器件不会发现如此之小毛刺, 所以设计满足要求.
3.5.4 同步计数器的设计
从前面的相位预置字模块的设计中看到, 由于相位与子模块的存在, 输出地址被延
迟了三个时钟周期, 所以必须在没有预置的标准输出信号中延迟三个个时钟周期使两个
查找表同步. 由于输出地址为12位. 所以同步计数器的位数也位12位.
3.5.5 相位预置寄存器的设计
由于本设计要求能够进行相位预置并且并且最小的步进为0.1度. 所以只需要对原
来的输出地址为进行被预置相位进行相加即可. 设计的程序如下:
module dss_p_add(CLK,REST,ADDR,SET_P,OUT);
input CLK,REST;
input[11:0]ADDR,SET_P;
output[11:0]OUT;
reg[11:0]OUT;
reg[13:0]out1,out2;
always @(posedge CLK or posedge REST)
if(REST) begin end begin out1
end out1=3600) begin out2
endmodule
3.6 D/A模块设计
3.6.1 数模转换芯片的选择
由于本设计所要产生的正弦波的频段为低频. 所以对转换芯片的时序要求并不是很
高, 所以采用传统的数模转换芯片DAC8032进行设计, 原理图如下:
图3-19 D/A模块工作原理图
PCB 如下:
图3-20 D/A模块PCB 图
由于设计中没有用到其它的特别的功能, 所以把所有的使能端都接有效电平, 只要
芯片的数据输入口的数据稳定后, 芯片就会自动地进行数模转换, 并不要进行什么特别
的设置和时序控制, 设计简单可行, 输出波形稳定.
3.6.2 运算放大器选择
同样, 由于本设计所要产生的波形被正弦波, 这些频率较低属于低频频段, 所以无需
太多苛刻的要求, 故采用运算放大器lm324进行放大.
Multisim 9电路原理图设计如下:
图 3-21运算放大器Multisim 9电路原理图
Multisim 9仿真波形如下
:
图 3-22运算放大器Multisim 9电路仿真波形图
由上图可知, 从ADC0832的电流信号的电压放大到0到3V, 同时负载能力大大加强.
第一位射随器, 起到隔离和提高负载能力的作用, 它没有电压放大的作用, 后极为同
相放大器, 调整其反馈电阻可以调节其放大系数, 应满足不同输出电压的需要.
本设计采用的时并行DA 变换电路。并行数模变换芯片采用DAC0832，IO40～IO47
分别接芯片的D0～D7，芯片片选信号和W1、W2两个写接地，变换后的电流模拟量经过
运放LM324转成电压，再用LM324放大约0V ～＋3V 范围内。输出电压为:
R A u =1+f
R i
3.7 键盘模块的设计
3.7.1 键盘软件设计
设计程序见附录3.
本驱动主要用一个状态机来实现数码管的驱动, 它能够驱动八个动态数码管, 刷新
率通过外面的分频器来进行设定, 一般单管的刷新率为40～80之间较为合适.
本设计中使用触摸按钮进行设计, 因为触摸按钮存抖动, 会产生误操作所以必须对
其进行消抖, 所以必须进行消抖处下理. 消抖处理有两种方法, 的一种是使用硬件消抖,
第二种方法是使用软件消抖, 由于本设计使用的是可编程逻辑器件, 内部有大量的可供
使用的逻辑单元, 再加上使用软件消抖更灵活更方便, 占用资源也较少. 所以本设计使用
的是软件消抖. 设计方图下:
键盘输入模块中包括了:一个带使能端了计数器, 六个二输入与门, 还有六个计数器,
工作原理如下:
当有键盘被按下, 计数器是被使能, 对时钟进行记数, 当中记数值大于计数器的模值
时, 计数器溢出为有效. 并输入到和输入与非门的一端, 这时, 被按下的键盘是相应的计
数器将会接收到一个上升沿并进行加一或减一操作.
进行加减界面的操作模式的算说主
(3-9)
要有模式算存储器来控制, 当模式开关被按下时, 模式寄存器进行反转, 输入到个计数器
中, 完成模式选择操作.
图3-23 键盘模块RTL 设计框图
3.7.2键盘输入硬件电路的设计
图3-24 键盘模块原理图
由于本设计采用了软件消抖的机制, 所以该键盘模块无需插入消抖机制, 所以设计
简单明了, 设计成本的操作方便. 故障少易于调试和维修
.
3.8 FPGA 下载电路设计
芯片的下载是指将芯片的配置文件输入到 FPGA 器件中，从而完成对芯片的编程，
使芯片实现指定功能。Altera 公司为不同系列器件提供了不同的编程与配置方式，常
用的下载方式有 BitBlaster 下载、ByteBlaster 并行下载以及 ByteBlasterMV 并行
下载。
本设计选用了 ByteBlasterMV 并行下载方式，实际上 Altera 公司的器件在实际
应用中大都采用这种下载方式，这种下载方式支持两种数据下载模式：主动串行同步(AS)
模式和 JTAG 模式. 本设计选用了JTAG 模式。
在使用 JTAG 模式进行下载时，ByteBlasterMV 并行下载电缆两端的接口信号不同
于 AS 模式下的接口信号，在进行编程/配置时所用到的数据信号是TCK ，TDO ，TMS 以
及 TDI，图 4-8 即为本设计中用户板上 JTAG 模式下进行配置的原理图。
JTAG 与 AS 方式还有一个区别，通过 AS 方式，必须先将配置文件先下载到存储
芯片中(由于篇幅限制，本文已将图中存储芯片略去) ，而 JTAG 方式则直接将配置文件
下载到 FPGA 的 FLASH 中，所以 JTAG 这种下载方式的电路简单，但每次掉电后，配
置必须重新下载。而 AS 方式电路较为复杂，并且费用高。
4 调试
由于本设计使用的是模块化的设计, 所以软件模块和硬件模块都是首先各自独立进
行调试, 当都通过独立调调试后, 再进行更高一层次的综合调试.
4.1 数模转换的调试
首先检查所有芯片的工作电压是否正常, 调整其工作电压后, 再检查输送到芯片的
数据是否正常, 然后检查其输出电压, 调整电位器, 让其输入电压从0V 到1V 连续变化. 然
后再以检查运算放大器的第一级输出电压是否正常, 如果正常其输出电压应该为0V 到
1V 之间连续变化. 如果其正常. 在检查的二级的同相放大电路, 调整其反馈电阻, 使输出
电压从0V 到3V 之间连续变化．同时检查其输入阻抗大于1k Ω。
4.2 输入波形整形模块的调试
首先检查该模块所有的芯片的工作电压是否正常，调整其工作电压后．在测试射随
器的输出电压，如果其输出电压为正常．在测试过零比较器的输出端看其电压是否正
常．如果不正常，可以稍微调整一下其负载电阻．使它的输出电压正常．
4.3 键盘模块的调试
整个系统已经构建好后，使用使用键盘模块输入数据，看其是否正常．如果灵活
性不够，把软件的计数器长度设置小一点，如果会产生太多的误操作，就把计数器长度
设置大一点.
5 系统测试结果
5.1 输出波形
本系统能够实现正弦波的幅度、相位以及频率的调节，然而由于lm339翻转电平的
不确定，在系统时钟较低的时候，比如20Hz, 整形得到的方波波形产生失真，而正弦波
输出正常，将波形频率调节到比较高时会产生较理想的整形的方波；由于本设计中,
调图 5-1输出正弦波波形
在调节范围内, 每个周期都有3600个幅度点组成. 所以, 输出的波形很好, 这是可编
程逻辑器件拥有大量片状ROM 可供使用, 以存储大量波形数据, 这些优势普通单片机望尘
莫及.
经过lm339整形后的波形如下:
图 5-2整形后的方波波形
5.2 输出频率相位精度
频率范围在20Hz-20kHz ，步长为10Hz, 幅度范围为0V-3V 。
相位差为0-359.9度, 最小分辨率为0.1度.
5.3 实物图
图 5-3实物图
6 结论
本设计所有的逻辑功能都在可编程逻辑器件内部完成，可见可编程逻辑器件能完成
较大较为复杂的逻辑处理任务，而且它灵活方便，易于移植模块强, 可通用性强. 是设计
任务变得简单可靠.
本设计几乎所有的设计任务都是模块化的设计方法, 这样可以使每个模块的相关性
最小. 设计起来简单方便, 易于验证和移植. 可通用性强.
本设计由于直接驱动数码管. 其中使用了多重计数器的方法, 避开了复杂的代数运
算, 所以没有使用处理器去处理复杂的运算, 由于系统设计中没有了处理器, 设计变得更
为简单明了, 更大的好处是, 由于没有处理器, 就没有太多的数据同步和数据读取的进程,
所有的信号处理都在可编程逻辑内部完成, 器件工作更可靠, 功耗更低, 成本更少.
本设计由于所有的逻辑功能都在可编程逻辑内部去实现, 所以外围电路极为简单,
工作也极为可靠. 所以接了成本, 设计也变得简单. 电路调试和维护也变得极为方便.
从本设计看来, 可编程逻辑和它的巨大灵活性和方便性提供了我们电路设计者一种
新的选择, 它具有高度的集成化, 高速度的可从优性, 高度的移植性. 而且随着可编程逻
辑器件的成本的降低, 器件系列的逐渐地成熟. 其设计方法将是数字电路设计的一种有
力工具.
在导师韦雪明老师的精心指导下，论文即将完成，我的心情很激动，更有的却是一
种由衷的感激。在毕业设计期间，韦老师在我学习、生活和毕业设计的课题研究各方面
都给予了悉心的指导与关怀。
韦老师给我提供了良好的学习环境与条件使我能够在学业上有成，韦老师兢兢业业
的工作精神、踏实真诚的处事态度也让我学到了很多做人的道理。值此成文之际，我向
韦老师致以最真诚的敬意和感激!
感谢父母的养育之恩！父母孜孜不倦的教诲与鼓励是我不断前进的动力之源！无论
何时何地，父母永远是我最坚强的后盾！
感谢我的师兄、师姐、师弟、师妹，与它们一起学习使我受益匪浅。感谢我的同窗
好友在学业上不断地给予我启示与支持，在生活上带给我快乐！
最后要感谢各位评审老师在百忙中抽出时间对论文进行审稿和参加答辩会，并对各
位参加答辩会的老师同学表示感谢。
[1] 朱明程 等. 可编程逻辑器件原理及应用[M] 西安大学出版社，2004.
[2] Uwei Meiyer-baese. Digital Signal Procesing With Filid Programmable Gate Arrays[M] 清
华大学出版社，2002
[3] 背景海洋兴业科技有限公司. 任意波形发生器基础知识.http:// www.oitek.com.cn.2004.
[4] 范江, 吴军辉, 徐立鸿. 基于Altera Nios 的信号高速采集系统[J].计算机测量与控
制,2004 ,12(5) :489 – 491.
[5] Nios32-Bit Programmer’s Reference Manual[Z].Altera Corporation. 2003.
[6] 彭澄廉. 挑战SOC-基于NIOS 的SOPC 设计与实践[M] .北京:清华大学出版社,2004.
[7] 许海燕, 付炎. 嵌入式系统技术与应用[M].北京:机械工业出版社.2002.
[8] 车京春, 韩晓东.Protel DXP印制电路板设计指南[M].北京:中国铁道出版社.2004.
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[10]陈中建， CMOS电路设计布局与仿真。 北京：机械工业出版社，2006,pp526-536
[11]王志功，CMOS 模拟集成电路设计（第二版）。北京：电子工业出版社，2005,pp360-397
[12]Shepherd, Peter, Integrated circuit design 、fabrication and test ，New York:
McGraw-Hill, 1996,pp132-206
[13]李伟华, VLSI 设计基础, 北京: 电子工业出版社,2002,pp174-177
[14]Wayne Wolf[美], 现代VLSI 电路设计：芯片系统设计, 北京:科学出版社,2003,pp238-378
[15]阎石, 数字电子技术基础 , 北京:高等教育出版社,1983,pp178-236
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[21]陈贵灿 邵志标 程军 林长贵，CMOS 集成电路设计，西安交通大学出版社，2000,pp112-156
[22]谢永瑞 著，VLSI 概论，北京：清华大学出版社，2002,pp121-200
[23]廖裕评 陆瑞强 著. Tanner Pro 集成电路设计与布局实战指导. 北京:科学出版社.
2004,pp67-123
[24] 孙润 等.TANNER 集成电路设计教程[M].北京：北京希望电子出版社，2002.
附录1相位差算术运算处理单元程序
module p_poss_div(CLK,REST,INX,INS,P1,P10,P100,P1K);
input CLK,REST;
input[32:0]INX,INS;//22
output[3:0]P1,P10,P100,P1K;
reg[3:0]P1,P10,P100,P1K;
reg[40:0]temp;//35
reg[40:0]ins1k;//32
reg[37:0]ins100;//29
reg[34:0]ins10;//26
reg[32:0]ins1;//22
reg[3:0]p1,p10,p100,p1k,
p1_temp,p10_temp,p100_temp,p1k_temp;
reg done;
always @(posedge CLK or posedge REST)
if(REST)
begin
done
p1_temp
p1
ins1
else
begin
if(done)
begin
done
/////////////////////
p1k
p100
p10
p1
//////////////////////
temp
ins1k
ins100
ins10
ins1
////////////////
end
else
begin
////////////////////////////
p1k_temp
p100_temp
p10_temp
p1_temp
////////////////////////
if(temp>=ins1k)
begin
temp
end
else
begin
if(temp>=ins100)
begin
temp
end
else
begin
if(temp>=ins10)
begin
temp
end
else
begin
if(temp>=ins1)
begin
temp
end
else
begin
done
end
end
end
end
end
end
/////////////////////////////////////2
always @(posedge CLK or posedge REST)
if(REST)
begin
P1K
P100
P10
P1
end
else
begin
if(done)
begin
P1K
P100
P10
P1
end
else
begin
P1K
P100
P10
P1
end
end
endmodule
附录2频率测量模块设计程序
module
leg_drice(CLK_S,REST,sel1,sel2,sel3,sel4,sel5,sel6,sel7,sel8,a,b,c,d,e,f,g,
s1,s2,s3,s4,s5,s6,s7,s8);
input CLK_S,REST;
input[3:0] sel1,sel2,sel3,sel4,sel5,sel6,sel7,sel8;
output a,b,c,d,e,f,g;
output s1,s2,s3,s4,s5,s6,s7,s8;
reg s1,s2,s3,s4,s5,s6,s7,s8;
reg[6:0] abcdefg;
reg[2:0] state;
reg[3:0] data;
assign {a,b,c,d,e,f,g}=abcdefg;
always@(posedge CLK_S or posedge REST)
if(REST)begin
state
end
else
case(state)
0:begin
s1
nd
1:begin
s2
nd
2:begin
s3
nd
3:begin
s4
nd
4:begin
s5
nd
桂林电子科技大学毕业设计（论文）报告用纸 第 31页 共 31 页
5:begin
s6
nd
6:begin
s7
nd
7:begin
s8
nd
default
nd
endcase
always@(data)
case(data)
4'b0000: abcdefg
endmodule
31