ｏｉｓｅ
噪声控制
Ｃｏｎｔｒｏｌ
文章编号：１００２－８６８４（２００８）０４－００７２－０４
基于ＦＰＧＡ自适应有源降噪耳机系统的设计・实用设计・
李
欣，冯
燕，冯
勇
（西北工业大学电子信息学院，陕西西安７１００７２）
摘【
要】介绍了反馈式自适应有源降噪耳机系统的原理，设计并实现了基于ＡＬＴＥＲＡ公司ＤＥ２开发板的ＦＰＧＡ
自适应有源降噪耳机实时系统。系统中的自适应滤波器选择ＦＩＲ滤波器结构，采用收敛速度较快且适合硬件实现的ＮＬＭＳ算法以满足音频信号实时性的要求。实验结果表明，采用ＦＰＧＡ实现自适应有源降噪耳机系统是有效的。关键词】自适应滤波器；现场可编程门阵列；ＮＬＭＳ算法【
中图分类号】ＴＢ５３【
文献标识码】Ａ【
ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＡｄａｐｔｉｖｅＡｃｔｉｖｅＮｏｉｓｅＣａｎｃｅｌｌａｔｉｏｎＨｅａｄｓｅｔＢａｓｅｄｏｎＦＰＧＡ
ＬＩＸｉｎ，ＦＥＮＧＹａｎ，ＦＥＮＧＹｏｎｇ
（ＳｃｈｏｏｌｏｆＥｌｅｃｔｒｏｎｉｃｓａｎｄＩｎｆｏｒｍａｔｉｏｎ，ＮｏｒｔｈｗｅｓｔｅｒｎＰｏｌｙｔｅｃｈｎｉｃａｌＵｎｉｖｅｒｓｉｔｙ，Ｘｉ′ａｎ７１００７２，Ｃｈｉｎａ）
【Ａｂｓｔｒａｃｔ】Ｔｈｅｄｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆａｆｅｅｄｂａｃｋａｄａｐｔｉｖｅａｃｔｉｖｅｎｏｉｓｅｃａｎｃｅｌｌａｔｉｏｎｓｙｓｔｅｍｆｏｒｈｅａｄｐｈｏｎｅ
ａｐｐｌｉｃａｔｉｏｎｉｓｐｒｅｓｅｎｔｅｄ．Ｔｈｅｒｅａｌ－ｔｉｍｅｓｙｓｔｅｍｏｆｎｏｉｓｅｃａｎｃｅｌｌａｔｉｏｎｈｅａｄｓｅｔｉｓｉｍｐｌｅｍｅｎｔｅｄｕｓｉｎｇＤＥ２ｄｅｖｅｌｏｐｍｅｎｔｂｏａｒｄｏｆＡＬＴＥＲＡｃｏｒｐｏｒａｔｉｏｎ．
Ｉｎｏｒｄｅｒｔｏｍｅｅｔｔｈｅｒｅａｌ－ｔｉｍｅｒｅｑｕｉｒｅｍｅｎｔｏｆａｕｄｉｏｓｉｇｎａｌ，
ＦＩＲｆｉｌｔｅｒｓｔｒｕｃｔｕｒｅ，
Ｆｉｎａｌｌｙ，
ｔｈｅ
ａｎｄＮＬＭＳａｌｇｏｒｉｔｈｍｗｈｉｃｈｃｏｎｖｅｒｇｅｓａｔａｈｉｇｈｒａｔｅａｎｄｓｕｉｔｓｈａｒｄｗａｒｅａｒｅｕｓｅｄｉｎｔｈｉｓｓｙｓｔｅｍ．ｒｅｓｕｌｔｉｎｄｉｃａｔｅｓｔｈａｔｔｈｅｒｅａｌｉｚａｔｉｏｎｏｆｔｈｉｓｓｙｓｔｅｍｉｓｅｆｆｅｃｔｉｖｅ．
【Ｋｅｙｗｏｒｄｓ】ａｄａｐｔｉｖｅｆｉｌｔｅｒ；ＦＰＧＡ；ＮＬＭＳａｌｇｏｒｉｔｈｍ
１
引言
随着消费数码产品的发展，越来越多的人选择使
与ＤＳＰ相比，ＦＰＧＡ的优势在于其设计具有更大的灵活性，并且其并行计算的特点更容易满足实时性要求且更适合立体声耳机的左右两路数据的并行处理。当产品需要大批量生产时，为了有效控制成本，通常采用专用集成电路ＡＳＩＣ，而ＦＰＧＡ常作为ＡＳＩＣ设计的快速原型系统，因此，研究自适应有源降噪耳机的ＦＰＧＡ实现具有重要意义，笔者正是基于此对ＡＡＮＣ耳机系统完成了ＦＰＧＡ的设计实现工作。
用耳机随身收听高品质音乐，但由于城市噪声的干扰，收听者不得不以提高音量的方式来保证收听效果，其带来的直接后果是对收听者听力的永久性损伤。因此，人们开始研究具有降噪功能的耳机，从而在降低噪声的同时保证人们的正常收听。自适应有源降噪耳机是在传统的耳机上加装自适应有源控制装置形成的数字式有源降噪耳机，其基本思想是利用耳机中加装的传声器拾取噪声信号，经由控制器产生等幅反向的声波从而达到消噪的效果，从而降低普通耳机难以消除的低频噪声。
文献［１－２］分别完成了基于最小均方差（ＬｅａｓｔＭｅａｎ
２
反馈式自适应有源降噪耳机系统
由于耳机系统的特殊结构等限制，当应用于耳机
时，自适应噪声抵消系统通常采用的是反馈结构［１］，其原理框图如图１所示。
图１中，ｘ（ｎ）为参考信号；ｙ（ｎ）为噪声信号的逼近值；ａ（ｎ）为声音源信号；Ｗ（ｚ）为自适应算法滤波器；
Ｓｑｕａｒｅ，ＬＭＳ）算法和改进ＬＭＳ算法的自适应有源降噪（ＡｄａｐｔｉｖｅＡｃｔｉｖｅＮｏｉｓｅＣａｎｃｅｌｌａｔｉｏｎ，ＡＡＮＣ）耳机的计算机仿真。随着数字超大规模集成（ＶｅｒｙＬａｒｇｅＳｃａｌｅ
Ｓ（ｚ）为耳机传输模型，称为次级通道滤波器；ｄ（ｎ）为外界噪声；ｅ（ｎ）为期望的音频信号与噪声信号的和值，它是人耳直接获取的信号，应该尽可能地逼近期望的音频信号；Ｓ′（ｚ）为次级通道滤波器的估计值；若对次级通道精确估计，ｅ′（ｎ）为从ｅ（ｎ）中分离出的残余噪声。
Ｉｎｔｅｇｒａｔｉｏｎ，ＶＬＳＩ）技术的发展，近年来自适应有源降噪耳机在工程实现上有了一定进展，文献［３］完成了ＡＡＮＣ系统的ＤＳＰ实现。针对自适应有源降噪耳机的实现，
电声技术２００８年第３２卷第４期
为了方便分析，假定音频信号ａ（ｎ）是持续的，且与外部噪声ｄ（ｎ）不相关，通过分析可得
Ｅ′
（ｚ）＝Ｅ（ｚ）＋Ｓ′（ｚ）Ａ（ｚ）（１）Ｅ（ｚ）＝Ｄ（ｚ）－Ｕ（ｚ）Ｓ（ｚ）
（２）
其中，Ｅ′（ｚ），Ｅ（ｚ），Ａ（ｚ），Ｄ（ｚ），Ｕ（ｚ）分别为ｅ′（ｎ），ｅ（ｎ），
ａ（ｎ），ｄ（ｎ），ｕ（ｎ）的Ｚ变换。将式（２）代入式（１），得到
Ｅ′（ｚ）＝Ｄ（ｚ）－Ｕ（ｚ）Ｓ（ｚ）＋Ａ（ｚ）Ｓ′（ｚ）（３）由于
Ｕ（ｚ）＝Ａ（ｚ）＋Ｙ（ｚ）
（４）其中，Ｙ（ｚ）为ｙ（ｎ）的Ｚ变换，将式（４）代入式（３）
Ｅ′
（ｚ）＝Ｄ（ｚ）－Ｙ（ｚ）Ｓ（ｚ）＋Ａ（ｚ）Ｓ′（ｚ）－Ａ（ｚ）Ｓ（ｚ）（５）
在对次级通道滤波器Ｓ（ｚ）的精确估计下，Ｓ（ｚ）和
Ｓ′
（ｚ）近似相等，则式（５）变为Ｅ′
（ｚ）＝Ｄ（ｚ）－Ｙ（ｚ）Ｓ（ｚ）（６）其中，Ｙ（ｚ）Ｓ（ｚ）代表反噪声。
Ｘ（ｚ）＝Ｅ′
（ｚ）＋Ｙ（ｚ）Ｓ′（ｚ）（７）其中，Ｘ（ｚ）为ｘ（ｎ）的Ｚ变换，将式（６）代入式（７）可得
Ｘ（ｚ）＝Ｄ（ｚ）＋Ｙ（ｚ）Ｓ′
（ｚ）－Ｙ（ｚ）Ｓ（ｚ）（８）如果Ｓ（ｚ）和Ｓ′（ｚ）近似相等，可得
Ｘ（ｚ）＝Ｄ（ｚ）
（９）
由式（９）可以看出，参考信号ｘ（ｎ）近似等于外部噪声ｄ（ｎ），于是经过自适应滤波器后，噪声信号可以得到消除。
３
自适应滤波算法
自适应滤波算法有很多种，如果用ＦＰＧＡ实现，理
想的算法是ＬＭＳ算法［４］
。ＬＭＳ算法是自适应滤波理论中应用最广泛的算法，其具有低计算复杂度、在平稳环境中的收敛性、均值无偏收敛到维纳解以及利用有限精度算法实现时的稳定特性［５］
。为了获得更高的收敛速
度同时又不至于增加过多的运算复杂度，采用归一化的最小均方差（ＮｏｒｍａｌｉｚｅｄＬＭＳ，ＮＬＭＳ）算法作为系统的自适应滤波算法。
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ＮｏｉｓｅＣｏｎｔｒｏ
ＮＬＭＳ算法的收敛速度通常比ＬＭＳ算法更快，因为它在使用瞬时输出误差最小化时，采用了可变收敛因子［５］，ＮＬＭＳ算法可以简单地表示为［６］
ｙ（ｎ）＝ＷＴ
（ｎ）Ｘ（ｎ）（１０）ｅ（ｎ）＝ｄ（ｎ）－ｙ（ｎ）
（１１）Ｗ（ｎ＋１）＝Ｗ（ｎ）＋! ｅ（ｎ）Ｘ（ｎ）（１２）
" ＋Ｘ（ｎ）Ｘ（ｎ）
其中，Ｘ（ｎ），Ｗ（ｎ）分别为自适应滤波器输入向量与权系数向量；ｙ（ｎ）为滤波器输出；! 为控制失调的固
定收敛因子，! 的取值在０￣２之间；" 参数是为了避免
Ｘ（ｎ）Ｔ
Ｘ（ｎ）过小导致步长值过大而设置的，" 应当取１个较小的正值［７］。
４基于ＦＰＧＡ的ＡＡＮＣ耳机系统的实现
通过对图１的理论分析可以发现Ｓ′（ｚ）对Ｓ（ｚ）逼近的效果直接影响整个系统的性能。采用自适应滤波器估计次级通路传递函数的过程称为自适应次级通路建模，次级通路能够使控制器输出的信号产生幅值的衰减和相位的偏移，从而影响消声的效果和质量。因此，次级通路建模在有源噪声控制系统中占有十分重要的地位。次级通路建模分为自适应离线（ｏｆｆ－ｌｉｎｅ）建模和自适应在线（ｏｎ－ｌｉｎｅ）建模两大类。
本系统使用自适应离线建模方式，建模的对象是一款内装传声器的头戴式耳机。通过对耳机进行适当改装，分离出用于驱动耳机单元的输入信号线和传声器采集的输出信号线，并分别连接到音频常用的８．８９ｃｍ（３．５ｉｎ）插头上。
将耳机连接到ＰＣ机，选择白噪声作为次级通路输入端的输入信号，采用ＮＬＭＳ自适应算法，利用ＭＡＴＬＡＢ软件完成系统辨识，从而得到１组６４阶ＦＩＲ滤波器系数，即图１中的Ｓ′（ｚ）系统。
在利用ＡＬＴＥＲＡ的ＤＥ２开发板实现图１所示的系统时，各功能模块如图２所示。声音源信号ａ（ｎ）存储在板上４ＭＢ的Ｆｌａｓｈ存储器中，这里是将１个采样率
４４．１ｋＨｚ，位宽１６ｂｉｔ的ｗａｖ格式音乐文件利用开发板自带的控制面板程序通过ＰＣ机写入到Ｆｌａｓｈ中。耳机输入和输出分别通过Ｌｉｎｅ－ｏｕｔ和Ｍｉｃ－ｉｎ接口连接到音频编解码器（Ｗｏｌｆｓｏｎ公司的ＷＭ８７３１Ｌ），系统中的模／数和数／模转换工作就是由它来完成。板上的ＦＰＧＡ芯片（ＣｙｃｌｏｎｅⅡ系列的ＥＰ２Ｃ３５）用于完成系统所有的运算工作并控制ＷＭ８７３１Ｌ的工作状态。音频编解码器
ＷＭ８７３１Ｌ通过串行Ｉ２Ｃ（ＩｎｔｅｒＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）总线接口进行控制。使用Ｖｅｒｉｌｏｇ语言编写控制模块，设置
电声技术２００８年第３２卷第４期
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ＷＭ８７３１的１１个状态寄存器［８］，使其音频接口格式为Ｉ２Ｓ模式，Ａ／Ｄ和Ｄ／Ａ转换器的采样率都为４４．１ｋＨｚ，数据位宽都为１６ｂｉｔ，同时设置板上的１个按键（ｐｕｓｈ－
ｂｕｔｔｅｎｓｗｉｔｃｈ）用于控制音频编解码器的输出音量。
４．１系统的数据流程设计
音频编解码器与ＦＰＧＡ芯片间的输入／输出数据
必须要严格满足Ｉ２Ｓ模式数据的格式，Ｉ２Ｓ模式的时序信息如图３所示，在每个ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟周期内，ＢＣＬＫ时钟经过６４个时钟周期。因此本系统将
ＢＣＬＫ时钟作为系统时钟，并参照ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟，按照图３中的方式安排数据流程，以保障系统实时性以及时钟与数据的同步问题。
系统在每一个ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟的下降沿从ＦＬＡＳＨ读入１个１６ｂｉｔ的数据，同时送到图１中的加法模块ａ１和滤波器ｓ１。ｓ１滤波模块是利用之前的系统辨识得到的１个６４阶ＦＩＲ滤波器，它在ＢＣＬＫ时钟的第一个上升沿（以每个ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟的下降沿作为ＢＣＬＫ的起点）读入数据，滤波过程经过１６个ＢＣＬＫ时钟周期后得到输出。传声器获取的１６ｂｉｔ
Ｉ２Ｓ模式串行数据在第１７个ＢＣＬＫ时钟周期后转换为并行数据，与ｓ１滤波器的输出刚好在加法器ａ３处相加，结果送到加法模块ａ４。此时，滤波器ｓ３已经完成对上一采样数据的处理得到输出ｙ′（ｎ），所以加法器ａ４不需要等待就可以完成运算，并将结果同时送到滤波器Ｗ（ｚ）和ｓ２。
Ｗ（ｚ）是系统中的自适应滤波器，阶数定为１２８阶，
电声技术２００８年第３２卷第４期Ｗ（ｚ）的滤波过程同ｓ１相似，只是阶数不同。ｓ２是一个和ｓ１在结构和系数上完全一致的滤波器。因此，Ｗ（ｚ）和ｓ２同时在第１９个ＢＣＬＫ时钟周期的上升沿读入加法模块ａ４的输出，由于阶数不同，ｓ２经过１６个时钟周期，
Ｗ（ｚ）经过２４个时钟周期后得到各自的输出。
滤波器ｓ２得到输出后送入图１中的自适应算法模块，其用于计算ＮＬＭＳ算法中系数修正时的步长。自适应滤波器Ｗ（ｚ）在第４３个ＢＣＬＫ时钟周期的上升沿完成滤波得到输出。输出结果同时送到滤波器ｓ３和加法模块ａ１，并在第４４个ＢＣＬＫ时钟周期从自适应算法模块读入用于更新系数的步长值，利用已经寄存在Ｗ（ｚ）模块中的向量Ｘ（ｎ）按照式（１２）修正系数，全部系数的更新经过１６个ＢＣＬＫ时钟周期完成，充分保证了在下一时刻数据进入Ｗ（ｚ）模块前完成系数的更新工作。
由于在第４３个ＢＣＬＫ时钟得到Ｗ（ｎ）的输出ｙ（ｎ），而下一时刻的ＦＬＡＳＨ数据在下一ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟的下降沿读取，即第６４个ＢＣＬＫ时钟周期结束时刻，所以加法模块ａ１处的实时性能够得到充分满足。滤波器ｓ３在第３６个ＢＣＬＫ时钟上升沿读入ｙ（ｎ），经过１６个时钟周期得到滤波器输出，送到加法模块ａ４。由于ａ４的另一路数据在下一ＤＡＣＬＲＣ／ＡＤＣＬＲＣＫ时钟周期的第１７个ＢＣＬＫ时钟时刻得到，因而，加法模块ａ４的实时性同样可以得到充分保证。
４．２减小自适应算法的运算量
图１中的自适应算法模块主要用于计算式（１２）中
的! ｅ（ｎ）／［" ＋Ｘ（ｎ）Ｔ
Ｘ（ｎ）］，并将结果传递给Ｗ（ｚ）模块。经过实验比较，在系统中分别选取! ＝０．００１，" ＝０．０５。为降低运算的复杂度，Ｘ（ｎ）Ｔ
Ｘ（ｎ）的计算可以采用式（１３）进行递推
ＴＭ－１
Ｘ（ｎ）Ｘ（ｎ）＝! ｘ（ｎ－ｋ）２
＝
ｋ＝０
ｘ（ｎ）２－ｘ（ｎ－Ｍ）２
Ｍ
＋! ｘ（ｎ－ｋ）２
＝
ｋ＝１
ｘ（ｎ）２－ｘ（ｎ－Ｍ）２＋Ｘ（ｎ－１）Ｔ
Ｘ（ｎ－１）（１３）
式（１３）中的递推方式使每次计算只需要１次乘法、１次加法和１次减法就可以代替１２８阶的乘累加运算，从而大大减小了算法的运算量和芯片的资源占用，并且计算在Ｗ（ｚ）模块滤波结束前完成，因此Ｗ（ｚ）每次的系数修正工作可以在滤波后立刻开始，不需要额外的等待时间。
４．３
滤波器结构
系统中出现的几个滤波模块均采用ＦＩＲ滤波器结构，滤波过程的设计对于系统的实时性和资源占用情况都有着直接的影响。并行ＦＩＲ滤波器具有速度快、设计简单的特点，但是要占用大量的资源。在频率并不很高的系统设计中，使用并行结构并不合算，而占用较少资源的串行架构的处理速度又往往达不到要求。因此，结合串并这２种设计方法的长处，在使用较少硬件资源的同时实现了较高的处理速度，这里采用１种８路并行、支路串行的串并结构ＦＩＲ滤波器。
ｓ１，ｓ２和ｓ３是３个系数完全相同的６４阶定系数ＦＩＲ滤波器，它们用８个存储器类型变量来存储６４阶系数，每个存储器又是由８个１６ｂｉｔ寄存器类型构成，从而形成了８路并行工作的硬件架构，在这种架构中，使用１个指针足以进行数据查询。每路以完全相同、完全同步的乘累加的方式完成本支路的工作，需８个
ＢＣＬＫ时钟周期，之后再用８个时钟周期以累加的方式完成支路乘累加结果数据的和，因此滤波过程在１６个时钟周期内完成。
自适应滤波器Ｗ（ｚ）采用相似滤波结构，只是由于阶数的增加，每个存储器由１６个１６ｂｉｔ寄存器类型构成，支路的运算时间增加到１６个时钟周期，因此整个滤波过程需要２４个时钟周期。此外，自适应滤波器
Ｗ（ｚ）完成系数更新时同样采用８路并行，支路串行的思想，每路１６阶系数，所以系数的更新经过１６个时钟周期完成。
５
实验结果
整个系统是在ＱｕａｒｔｕｓⅡ开发平台上利用Ｖｅｒｉｌｏｇ
语言编写实现的。在完成综合、布局布线、仿真等步骤后，利用ＱｕａｒｔｕｓⅡ内嵌的ＳｉｇｎａｌＴａｐⅡ将配置文件下载到ＤＥ２开发板上并进行在线逻辑分析。为了克服ＳｉｇｎａｌＴａｐⅡ记录数据长度短、
以十六进制形式表示和不利于观测系统消噪效果的缺点，这里将传声器获取的信号录入ＰＣ机中，利用ＭＡＴＬＡＢ软件进行结果观测分析。噪声环境由ＰＣ机通过有源音箱播放产生，并利用开发板上的１个开关（ｔｏｇｇｌｅｓｗｉｔｃｈ）控制ＡＡＮＣ系统是否开启来比较降噪效果。
通过比较耳机的收听效果发现，无论是否开启
ＡＡＮＣ系统，声音源的音频文件都能流畅播放，并且ＡＡＮＣ系统开启后，在噪声背景下的收听质量有了一定程度的提高。图４为实验获得的时域降噪效果波形，噪声背景为４００￣６００Ｈｚ的低频窄带噪声。
噪声控制
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６
结束语
本设计是对自适应有源降噪耳机系统利用ＦＰＧＡ
实现的一次尝试，按照笔者的设计，利用ＦＰＧＡ实现的
ＡＡＮＣ系统的实时性可以得到充分保证，实验结果显示系统对于低频窄带噪声是有效的，如何使系统能够适应更为复杂的噪声环境，还有待进一步研究。
参考文献
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［７］何振亚．自适应信号处理［Ｍ］．北京：科学出版社，２００２．
作者简介
李欣，硕士研究生，主要研究方向为自适应信号处理；冯燕，教授，硕士生导师，主要研究方向为图像处理。
［责任编辑］潘浩然［收稿日期］２００７－１２－２５
电声技术２００８年第３２卷第４期