1 引言
在半导体生产过程中，测试是一个非常重要的技术环节。一方面，生产过程中对大量产品的筛选IC 测试需重复多次；另一方面，IC 测试在半导体生产过程中对分析产品的缺陷也起到了关键作用，由测试所形成的反馈信息已成为分析和定位各种缺陷的唯一途径；再者，IC 测试还存在于除产品之外的每一个附加的生产步骤，因为每一个附加的步骤都有可能带来新的缺陷。随着产品可靠性、可能性和可维护性需求的增加，大多数高端产品的用户在产品的整个生命周期内在其使用领域都执行周期测试。随着半导体技术的发展，结构更复杂、功能更多、集成度更高的芯片已成为发展的主流。要满足以上发展潮流，最基本的是要依靠IC 实现原理的改进，如设计、封装和硅晶的处理等。这些改进在IC 的测试方法、测试工具和测试设备上都会带来直接的影响。
2 集成电路测试的成本挑战
2.1芯片复杂性增加对测试的影响
芯片复杂性体现在两个方面：
晶体管数量增加。IC 晶体管数量增长的速度远远超过了IC 管脚的增长速度，给IC 测试带来很大的困难。外部带宽和内部带宽之间的差距正在快速增长。 I/O带宽对芯片的测试方法会产生主要的影响。IC 技术的初期(每个芯片仅有100个晶体管) ，带宽的差距是可以忽略的。由外部测试信号源所产生的测试数据直接加到芯片I/O端，从芯片I/O端接收响应数据，通过外接接收器判断准确度。随着IC 技术的进一步发展，每个IC 所对应的晶体管数量急剧增加，外部测试已不能满足需求。
单个IC 芯片上混合多个电路类型。电路的类型不同所表现的故障现象也不尽相同，需要不同的测试方法，也就需要不同的测试源产生测试数据和不同的接收器进行比对响应，同样也需要不同的外部测试设备，如专用于逻辑测试的测试仪、嵌入式测试的测试仪以及模拟测试的测试仪等。这样对一个IC 芯片进行测试至少需要三种测试设备，投入成本明显提高。
2.2芯片性能增加对测试的影响
随着IC 内部运行速度的逐渐提高, 与性能有关的检测变得越来越重要,100 百万门以上晶体管的大规模芯片将要求综合性能检测。通过外部测试仪的性能测试不能充分、高效地测试高速时钟并提供必需的与性能相关的差错覆盖。由于普
通外部测试仪与被测芯片相比技术陈旧，而满足需求的高速测试设备价格又昂贵。如下图所示，集成电路测试所需要的设备都比较昂贵。
图1 部分集成电路测试仪价格表
2.3集成电路工艺对测试的影响
集成电路工艺的不断演进和设计技术的革新，使得集成电路测试技术处于一个不断发展的新起点，必须一直面临两个方面的挑战：制造工艺发展所带来的测试质量提升的挑战和设计规模不断发展所打来的测试成本的挑战。制造工艺发展所带来的挑战包括新的故障模型、新的可靠性保障等方面。而测试成本的挑战包含不断延长的测试时间、不断增长的海量测试数据以及对新型测试设备的要求，在图1中我们已经看出测试设备的昂贵。
以上所述显示出，集成电路测试随着集成电路的发展，所需耗费的成本越来越高，测试的困难程度也越来越大，对此。人们研究出了一些对应的方法，其中应用最广的就是可测性设计(DFT: design for testability)。
3可测性设计技术概述
3.1 可测性设计概念
可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。以提高可测试性为目的进行的设计被称为可测试性设计(DFT)。
一般来说，一个合格的芯片一般要经过两次测试。一次是所谓的晶圆片测试，就是将制造好的晶圆片进行严格的测试然后进行划分、封装，实际上只有那些通过测试的裸片才会进行封装，而未通过测试的裸片则直接淘汰；另一次测试为产品测试(Production test)，就是通过晶片测试和封装的芯片仍然需要进一步测试以确认没有封装引起的故障才能成为真正的产品。无论对于哪一次封装，将设计和测试分开的传统做法都是无法实现的。因此，必须在产品的开发阶段就考虑可测试性问题，这就是所谓的DFT 问题。可测试性设计技术对于保证产品质量，降低测试成本，缩短产品上市时间，都具有十分重要的意义。
3.2 DFT 的常用方法
测试是通过控制和观察电路中的信号，确定电路是否正常工作的过程。因此，可控制性和可观察性是电路可测试性问题中最基本的两个概念。可测试性设计技术的目的就是试图增加电路节点的可控制性和可观测性，从而有效地、经济地完成芯片的生产测试。可测试性技术的方法可分为功能点测试、基于扫描技术的结构化测试和内建自测试。
3.2.1 功能点测试
功能点测试技术可用于特殊电路和单元的测试。它是针对一个已经定型的电路设计中的测试问题而提出的。该技术有分块、增加测试点、利用总线结构等几种主要方法。
分块法采用的技术有机械式分割、跳线和选通门等。机械式分割是将整个电路分割为多块。这样虽然使得测试生成故障模拟的工作量减少，但是却不利于系统的集成，费用也大大增加。采用跳线的方法则会引入大量的I/O端口。而选通门的方法则需要在设计中引入大量的输入、输出端口以及完成选通功能所必须的模块。
增加测试点是提高电路可测试性最直接的方法。其基本方法是将电路内难于测试的节点引出，作为测试点，如果测试点直接用作系统的原始输入，则可以提高该电路节点的可控性，如果测试点用作系统的原始输出，则可以提高电路的可观察性。该方法的缺点是由于引脚数目的限制，所能引入的测试点数目非常有限。
利用总线结构类似于分块法。它将电路分成若干个功能块，并且与总线相连，可以通过总线测试各个功能模块，改进各功能模块的可测试性。这种方法的缺点在于不能检测总线自身的故障。
功能点测试技术的缺点在于它不能解决成品电路的测试筛选生成问题，只能用来辅助分析测试；另外，它需要在电路中每个测试点增加可控的输入端和可观察的输出端，因此而增加了附加的连线与I/O端口，给后端的布局布线带来了较多的麻烦，也使得芯片面积的开销较大。
3.2.2 扫描测试
结构化DFT 技术对电路结构进行总体上的考虑，只增加了用于测试的内部逻辑电路，就可以访问芯片内部电路节点，按照一定的 DFT 规则进行测试电路设计，具有通用性好和自动化程度高的特点。
扫描技术是指通过将电路中任一节点的状态移进或移出来进行测试定位的手段，其特点是测试数据的串行化。通过将系统内的寄存器等时序元件重新设计，使其具有可扫描性，测试数据从芯片端口经移位寄存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此来提高电路内部节点的可控制性和可观察性，达到测试芯片内部节点的目的。
扫描技术分为全扫描技术、部分扫描技术和边界扫描技术。
全扫描技术就是将电路中所有的触发器用可扫描触发器替代，使得所有的触发器在测试的时候链接成一个移位寄存器链，称为扫描链。这样，电路在测试时就可以分成纯组合逻辑的测试和移位寄存器链的测试。电路中所有的状态可以直接从原始输入和输出端得到控制和观察。全扫描技术可以显著的减少测试生成的复杂度和测试费用，但这是以牺牲芯片面积和降低系统速度为代价的。
部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的芯片面积开销，减少了测试时间。其关键技术在于如何选择触发器。对部分扫描技术的研究主要在于如何减少芯片面积、降低对电路性能的影响，提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。
边界扫描技术是各IC 制造商支持和遵守的一种扫描技术标准，它提供一个标准的测试接口简化了印刷电路板的焊接质量测试。它是在IC 的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。边界扫描技术也可用于对系统芯片进行故障检测，但是由于这种测试观测方法要将所有的并行输入/输出数据串行化，测试时间相当长，因此这种方法目前一般用于对板级系统的互连测试与电路板之间的互连测试。
3.2.3 内建自测试(BIST，Built-In-Self-Test)
内建自测试技术对数字电路进行测试的过程可分为两个步骤：首先将测试信
号发生器产生的测试序列施加到被测电路，然后由输出响应分析器检查被测电路的输出序列，以确定电路是否存在故障以及故障的位置。
BIST 主要完成测试序列生成和输出响应分析两个任务。通过分析被测电路的响应输出，判断被测电路是否存在故障。因此，对数字电路进行BIST 测试，需要增加三个硬件部分：测试序列生成器、输出响应分析器和测试控制部分。
在测试序列生成器中，有确定性生成、伪穷举测试生成和伪随机测试生成等几种方法。实现输出响应分析的方法有ROM 比较逻辑法、多输入特征寄存器法和跳变计数器法等。由于内建自测试技术将测试激励源的生成电路嵌入被测芯核，所以能够提供全速测试，并且具有测试引脚不受引脚数限制等优点。内建自测试在嵌入式存储器方面已经被广泛应用。
BIST 的优点主要包括：能大大简化呆滞型故障的连接/次序，减少存储的测试模式；能并行测试很多单元；提高和简化元件维护；因为内部测试电路运行于工作速度，可以减少测试时间。
3.2.4 IDDQ 测试
I DDQ 测试的原理是：无故障CMOS 电路在静态条件下漏电流非常小，而故障条件下漏电流变得非常大，可以设定一个阈值作为电路有无故障的判据。当I DDQ 被纳入芯片系统的测试中时，它立即受到IC 制造商和学者们的青睐。其优点在于低廉有效，可以作为功能测试和基于固定故障测试方法的补充，相对基于电压测试的方法代价非常小。另一方面，I DDQ 的它可观察性强，因为它不需要故障的传输，可以直接通过电源电流观察。
I DDQ 的缺点是随着特征尺寸的减小，每个晶体管亚阈值漏电流的增加，电路设计中门数增加，电路总的泄漏电流也在增加，这样，分辨间距会大大缩小，当出现重叠时很难进行有效的故障检测和隔离。尽管如此，由于I DDQ 实现的简易性非常突出，所以仍然是目前可测性和系统测试技术研究的热点。
4 总结
半导体的发展趋势诸如复杂性、高性能、高集成，已成为100 百万门以上晶体管芯片测试的主要影响因素，工业生产已经证实这些影响直接导致故障的数量，解决这些故障要求有新的方法进行测试。测试功能大体分为两种：嵌入测试和外部测试。两种测试方法都不可或缺，但二者之间的平衡更多依赖于技术和成本因素。随着工艺水平的进步，未来测试一个晶体管可能比生产一个晶体管的成本还要高，对于这些电子系统的测试和验证成本可达到整个产品实际成本的40 %～50 %甚至更高。所以对集成电路测试的成本问题更需要通过设计上的方法来解决。然而目前可测性设计技术在理论和应用环节上仍存在很多制约其发展的难点和技术问题，尚远不能满足复杂性增长对测试验证的需求，仍需进行更深
研究。